本文摘要：实时数字系统中的时钟信号（如远程通信中用于的）为系统中的数据传输定义了时间基准。一个时钟分配网络由多个时钟信号构成，由一个点将所有信号分配给必须时钟信号的所有组件。因为时钟信号继续执行关键的系统功能，很似乎不应给与更好的注目，不仅在时钟的特性（即位移和晃动）方面，还有那些构成时钟分配网络的组件。 FPGA研发团队大大面对过分繁复、简单的时钟网络的挑战。各种因素，还包括大大减少的I/O市场需求、降低成本的拒绝和增加印刷电路板设计变更的必须，被迫设计人员新的检视时钟网络。

实时数字系统中的时钟信号（如远程通信中用于的）为系统中的数据传输定义了时间基准。一个时钟分配网络由多个时钟信号构成，由一个点将所有信号分配给必须时钟信号的所有组件。因为时钟信号继续执行关键的系统功能，很似乎不应给与更好的注目，不仅在时钟的特性（即位移和晃动）方面，还有那些构成时钟分配网络的组件。

　　FPGA研发团队大大面对过分繁复、简单的时钟网络的挑战。各种因素，还包括大大减少的I/O市场需求、降低成本的拒绝和增加印刷电路板设计变更的必须，被迫设计人员新的检视时钟网络。

本文将探究FPGA时钟分配掌控方面的挑战，帮助研发团队转变他们的设计方法，并针对正在考虑到如何通过增大其时钟分配网络的规模来享有更好的FPGAI/O，或提升时钟网络性能的设计者们获取简单的建议。　　引起设计变更的因素　　1.电路板面积的容许　　印刷电路板设计必需考虑到许多容许因素。

还包括物理尺寸、风扇拒绝、回头线长度、层数和点对点的类型。随着每一代的设计都拒绝更好的功能，因而电路板的容许因素也更加多。一种解决方案是用于可编程逻辑器件，如FPGA和CPLD，增加元件数量并减少电路板的复杂性。

然而，采行这种方法的同时还可以更进一步新的检视一下时钟分配网络。不仅因为时钟网络的各种回头线长度，闲置了大量的电路板面积，并且还中用大量的振荡器和时钟分配IC来产生当今设计中所须要的多种频率。　　2.时钟网络性能　　时钟信号及其涉及的分配网络对于构建当今数字系统的高性能和高可靠性来说是至关重要的。提升实时设计整体性能的关键是要提升时钟网络的频率。

然而，由于一些因素，如时序容限、信号完整性和实时涉及时钟边沿，使得时钟网络的复杂性大大增加。时钟网络用于一系列单功能的组件来设计，如扇出有缓冲器、时钟发生器、延迟线、零延后缓冲器和频率合成器。任何由于回头线长度有所不同而引发的时序错误，都可以通过蛇形线展开回头线长度给定或用于缓冲器来解决问题。用于试错法自由选择串联电阻可以恶化任何回头线电阻与输入驱动器电阻不给定的影响。

甚至可以用于专门的转换器来给定时钟发生器和接收器IC之间的信号模块，与多种信号标准相连。然而，传统上设计师们使用多种不过于理想的解决方案，目的是为了用于尽可能少的走线和元器件，构建小规模且高性能的时钟网络。　　3.更高的FPGAI/O利用率　　随着低复杂度的系统设计推展了可编程逻辑的用于，设计人员必须更好的FPGAI/O来构建更加多功能。

再行再加由于每个系统对FPGAI/O的市场需求都有所不同，忽然之间每个I/O都显得很贵重。当I/O有限时，非常简单的解决方案就必需重制到较小的FPGA上。

在这种情况下，大有可能意味著更好的PCB谓之脚数或者更加多查询表格（LUT）的FPGA。然而，一般来说大也意味著器件价格更加便宜。另一种解决方案是审视I/O究竟是如何被消耗的，特别是在时钟分配网络中。

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